當(dāng)前PoP的趨勢(shì)和進(jìn)步

 當(dāng)前的趨勢(shì)是朝向更小化和更高密度的PoP發(fā)展，封裝到封裝的互連間距有0.5mm，這類封裝要求再回流時(shí)翹曲低至50μm，這類封裝也將會(huì)使底部PoP的底部上的焊球間距轉(zhuǎn)移到0.4mm，由于高引腳數(shù)和受限的封裝面積（目標(biāo)一般是12×12 mm或更小的封裝尺寸），需要在室溫下滿足共面規(guī)范，再回流時(shí)滿足在焊料熔點(diǎn)溫度以上的苛刻的翹曲規(guī)范。在表面組裝一側(cè)，為使微細(xì)球間距的PoP組裝和再回流同時(shí)發(fā)生，正在引入改進(jìn)的表面組裝工藝。當(dāng)今典型的表面組裝工藝包括在PCB上印刷焊膏、放置底部PoP、在熔劑內(nèi)電鍍頂部PoP焊球、在底部PoP上放置頂部PoP、在清潔干燥的空氣中通過熔爐再回流將其熔化。引入的新型工藝包含了在焊劑或焊料糊中熔化頂部封裝焊球，可以提高再回流過程中頂部到底部的封裝互連的魯棒性。

改進(jìn)表面組裝和PoP組裝的工藝和材料是必要的，因?yàn)楣I(yè)開始進(jìn)行下一代PoP器件的大量生產(chǎn)。當(dāng)今，生產(chǎn)的大多數(shù)底部封裝可以調(diào)節(jié)鍵合線的互連。然而，倒裝芯片仍然在滿足12×12mm或更小尺寸要求的同時(shí)，一般還可適用于下一代封裝的更高密度和性能要求（圖3）。因此，大部分在印刷版上的底部PoP邏輯器件都是倒裝芯片器件。倒裝芯片的另一個(gè)優(yōu)勢(shì)是器件的組裝高度小于模塑密封鍵合線器件的高度。倒裝芯片器件無需進(jìn)行模塑密封，這就降低了加工成本。然而，不采用模塑密封材料，不需要底部填充倒裝芯片器件，這會(huì)為控制封裝的翹曲帶來很大的挑戰(zhàn)。

控制封裝翹曲 

為控制封裝翹曲，稍厚的基板和新型封裝材料需要進(jìn)行檢測(cè)。為滿足最大為0.22mm（JEDEC機(jī)械規(guī)范）的組裝高度，可以減薄倒裝芯片，可允許在頂部組裝0.5mm間距的頂部PoP。其他底部PoP的變化也正在進(jìn)行開發(fā)，可有助于控制封裝翹曲，允許采用更厚的裸片。目前開發(fā)的底部封裝中，中心處采用模塑密封化合物的倒裝芯片，或者將模塑化合物擴(kuò)展到封裝邊緣處。這些封裝一般在頂部四周處（焊盤上的焊料或其他方案）有內(nèi)建的互連通孔，有助于與頂部PoP“橋接縫隙”。這種“橋接”方案也正在被含有兩個(gè)裸片疊層的底部封裝所采用。某些先進(jìn)的下一代PoP要求邏輯器件和邏輯器件或者邏輯器件和模擬器件疊層在一起。這類疊層中的底部裸片是倒裝芯片或者是鍵合線，但頂部裸片總是采用引線鍵合。因此，必須要求模塑封裝，除非頂部PoP采用0.65 mm的焊球間距，“橋接”方案是必須的。

降低高度 

當(dāng)今，降低疊層高度是PoP所面臨的最困難的挑戰(zhàn)之一。目前，PoP一般是手機(jī)中的數(shù)字部分或PCB側(cè)面最厚的封裝。雖然其它的封裝，包括裸片疊層封裝，其封裝高度最大為1.2mm，或者更低，而PoP疊層正努力滿足最大高度為1.4mm。早期PoP疊層的最大高度在1.8mm附近，現(xiàn)在PoP疊層最大高度范圍在1.6mm內(nèi)。降低疊層高度的難度在于減少器件組裝的高度，或者底部封裝之間密封模塑所要求的間隙。如前面討論所說，降低厚度可產(chǎn)生更高的翹曲?？梢越档晚敳縋oP，但是在大量生產(chǎn)中頂部PoP都采用最薄的基板和裸片厚度（基板厚度0.13 mm，裸片厚度60至75μm）。進(jìn)一步降低要求更加薄的基板、裸片粘接材料（裸片粘接薄膜），需要裸片厚度60μm以下。這些材料的供應(yīng)成本通常是額外的費(fèi)用，生產(chǎn)中這些更薄材料和器件的處理都是有疑問的。

在 過 去 幾 年內(nèi)，新型PoP解 決 方 案 已被 引 進(jìn) ， 在滿 足 最 高 高度1.4 mm的要求同時(shí)，可在頂部PoP內(nèi)疊層兩個(gè)存儲(chǔ)器件。將來，這類PoP疊層將采用非常薄的存儲(chǔ)裸片和更加先進(jìn)的超薄封裝材料，能夠滿足最高高度為1.2 mm。 

PoP的未來

新型PoP及其變化正在冉冉升起，可以解決目前傳統(tǒng)PoP的一些弱點(diǎn)。例如，隨著封裝變得越來越薄，焊球間距越來越小，一種控制PoP翹曲挑戰(zhàn)的解決方式是在組裝到PCB上之前將頂部和底部封裝組裝到一起。雖然這削弱了PoP在靈活性上的優(yōu)點(diǎn)，但是在基板組裝前進(jìn)行“預(yù)疊層”是一項(xiàng)相對(duì)簡(jiǎn)單的工藝，再回流過程中比較容易控制——再回流中PCB自身的翹曲。對(duì)預(yù)疊層PoP進(jìn)行測(cè)試，可確保它是良好的，并且能夠展現(xiàn)出比單獨(dú)的頂部或底部PoP更低的翹曲，因此制造PoP類似于在PCB上組裝一個(gè)更加傳統(tǒng)的窄間距BGA。預(yù)疊層PoP非常吸引那些現(xiàn)在能為終端客戶提供低端邏輯器件和頂部存儲(chǔ)器件的器件制造商。這種選擇吸引的不是那些經(jīng)營(yíng)移動(dòng)手持設(shè)備的終端客戶，而是期待為自己的產(chǎn)品采用PoP的客戶。

隨著底部PoP的處理器性能和容量持續(xù)增高，裸片的面積越來越大，即使晶圓工藝尺寸從90 nm縮減到65 nm甚至以下，這些都造成很難在12×12mm或更小的封裝體內(nèi)安置器件，而這正是目前所需要的。扇入PoP解決方案（底部PoP的頂部表面上的焊盤不在四周，而在中心）已經(jīng)開始研發(fā)，為獲得更小、更高密度的PoP器件以及更大的裸片與封裝比率（圖4）。扇入PoP也能夠達(dá)到一個(gè)更小的、更大成本效益的中間BGA頂部PoP。因?yàn)槟Ｋ苊芊饣蛘叻庋b頂部的表面可擴(kuò)展到封裝邊緣，已經(jīng)證明，這類封裝比傳統(tǒng)PoP解決方案的翹曲更小。扇入PoP的另一優(yōu)點(diǎn)是在頂部疊層封裝上能夠容納更高數(shù)目的互連。這無需增大封裝體即可獲得，因?yàn)轫敳恐行幕ミB陣列間距為0.5 mm，甚至0.4 mm。這允許處理器到處理器封裝疊層或者處理器到高引腳數(shù)的存儲(chǔ)器接口，這是手機(jī)制造商的關(guān)鍵技術(shù)。在某種意義上講，類似扇入PoP的PoP變化正在擔(dān)負(fù)基板內(nèi)嵌入元件的任務(wù)，而扇出晶圓級(jí)封裝方法則將目標(biāo)致力于填補(bǔ)未來。

PoP封裝 

PoP堆疊芯片清洗：PoP堆疊芯片/Sip系統(tǒng)級(jí)封裝在mm級(jí)別間距進(jìn)行焊接，助焊劑作用后留下的活性劑等吸濕性物質(zhì)，較小的層間距如存有少量的吸濕性活性劑足以占據(jù)相對(duì)較大的芯片空間，影響芯片可靠性。要將有限的空間里將殘留物帶離清除，清洗劑需要具備較低的表面張力滲入層間芯片，達(dá)到將殘留帶離的目的。合明科技研發(fā)的清洗劑具有卓越的滲入能力，以確保芯片間殘留活性劑被徹底清除。

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